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Contents

1 The system 7

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.2 Hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

1.2.1 Virtex-II Development board . . . . . . . . . . . . . . . . . . 8

1.2.2 Communication/Memory Module . . . . . . . . . . . . . . . 9

1.2.3 Virtex-II 4000 FPGA . . . . . . . . . . . . . . . . . . . . . . 10

1.3 Open RISC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.3.1 Top Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

1.3.2 Structure of the Verilog code . . . . . . . . . . . . . . . . . . 12

1.3.3 OR1200 CPU . . . . . . . . . . . . . . . . . . . . . . . . . . 13

1.3.4 The Wishbone Interconnect Bus . . . . . . . . . . . . . . . . 14

1.3.5 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . 15

1.3.6 Ethernet Controller . . . . . . . . . . . . . . . . . . . . . . . 15

1.3.7 VGA Controller . . . . . . . . . . . . . . . . . . . . . . . . 16

1.3.8 UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.4 Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . 16

1.4.2 A simple boot monitor . . . . . . . . . . . . . . . . . . . . . 16

1.4.3 The simulator or32-uclinux-sim . . . . . . . . . . . . . . 19

1.4.4 µClinux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2 Lab task 0 - Build a UART in Verilog 23

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.2 A simple UART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.2.1 The RS232 protocol . . . . . . . . . . . . . . . . . . . . . . 23

2.2.2 The hardware . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.2.3 A simple testbench . . . . . . . . . . . . . . . . . . . . . . . 24

2.3 Exercises . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.3.1 Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.3.2 A User Constraint File . . . . . . . . . . . . . . . . . . . . . 26

2.4 gtkterm usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

3 Lab task 1 - Interfacing to the Wishbone bus 29

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

3.2 Some Basic Facts on the Wishbone Bus . . . . . . . . . . . . . . . . 30

3.2.1 A Wishbone Interconnect . . . . . . . . . . . . . . . . . . . . 31

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